基于Cadence,Allegro的智能多媒体路由器的PCB设计
时间：2020-10-31 10:44:45 来源：达达文档网 本文已影响 人 
熊丽萍
摘要：本文根据智能多媒体路由器的发展现状和应用需求，介绍了一款智能多媒体路由器电路的PCB设计方案，该智能多媒体路由器以ARM Cortex-A7为主控，具有HDMI TX高清，MIPI DSI屏，PCIe2.0，USB2.0 OTG，USB3.0，SATA，千兆网口等接口。本设计根据信号完整性理论，采用Cadence Allegro软件，从电路板叠层结构设计、布局原则、布线规则、高速信号走线等方面给出了PCB设计过程与技巧，经测试，该多媒体路由器符合设计要求。
关键词：Cadence Allegro;多媒体路由器;高速电路;PCB
中图分类号：TN402 文献标识码：A 文章编号：1007-9416（2020）02-0103-03
0 引言
随着电子技术和宽带网络的迅猛发展，人们对多媒体业务的需求日益增加。基于人们对网络高清视频观看、新闻浏览、在线游戏等方面的需求，智能多媒体路由器应运而生，它具有强大的处理能力和高速数据传输速率，在视频处理能力、低功耗上、软件系统、人机交互界面方面都具有强大的优势。可以用于家庭电视高清视频观看，家庭多媒体数据存储和网络互连。目前，电子产品正按照高速度、高密度、大存储量的趋势迅猛发展。电子产品设计和制造的可靠性成为一项重要课题，PCB设计、制造和应用技术不仅涉及越来越多的高新技术，成本也越来越高，亟需对PCB技术的深入领域进行研究与探索。应深圳市曙之光通讯有限公司的要求，本文完成了基于MT7623N四核处理器的多媒体路由器PCB设计，该路由器电路包含运行频率高达1.3GHz的四核ARM Cortex-A7 MP核心，2GB的DDR，以及括各种外设，包括HDMI TX，MIPI DSI，PCIe2.0，USB2.0 OTG，USB3.0端口，SATA端口，5个千兆以太网，可用于高性能無线路由，家庭娱乐，家庭自动化等领域。经过评估，该电路信号速率高，集成度高，电路复杂度高，在PCB设计中，给信号完整性和电磁兼容性设计带来了较大考验。
1 信号完整性基本理论
信号完整性（Signal Integrity，SI）指的是在高速电路中信号的电流、电压在互联传输过程中的质量问题[1]。信号完整性问题产生的原因在于：高速信号的时钟频率高，上升时间很短，电路板上的寄生电容和寄生电感会产生噪声信号或瞬态信号，从而产生反射、衰减振荡、串扰和时序等问题，从而降低信号质量甚至导致系统失效。影响高速PCB信号完整性的因素通常有传输线阻抗不连续，电路走线之间的串扰，回流路径的完整性等。
在高速PCB设计中，要解决信号完整性问题，需要了解传输线理论。传输线是由两条有一定长度的导线组成的，在PCB上常用的单端传输线有微带线和带状线，在高速电路中，传输线上常见的信号完整性问题是反射和串扰。反射通常是因为传输线上的走线不均匀导致阻抗不连续，或者走线阻抗不匹配，导致两端走线将一部分的电压反射回来，这个电压继续反射从而形成振荡[2]。如果要抑制反射，需在负载端和传输线做阻抗匹配。目前阻抗匹配的方法主要有终端并联端接、终端并联端接、并行RC端接、二极管并行端接等方法。串扰是指当两根传输线靠近时，信号产生的电场和磁场会互相干扰，产生能量的耦合。为了避免信号线之间的串扰，在信号线走线时，通常采取尽量少走信号的平行线，来减小信号线之间的耦合长度，进而减少信号线间的串扰。适当的减小传输线间的互容互感，就可以尽可能的减少信号间的串扰。当传输线间的距离越大，耦合的电容一般会越小，因此我们在绘制PCB时，在满足要求的情况下，尽可能的加大信号线间的间距，减小信号线的边缘电场，从而使容性串扰降低。传输线上的电流越小，耦合的电感一般会越小，所以在实际设计电路时，在满足信号驱动的情况下，尽量减小传输线上的电流大小[3]。
在PCB设计中要根据特性阻抗确定相应的走线参数，通常使用工具计算相应的特性阻抗，本设计中使用Polar Si9000，通过选择与PCB设计相符合的传输线模型，计算出线宽线距等规则设置值。
2 高速PCB设计流程
Cadence SPB 16.6是Cadence公司推出的集原理图设计、PCB设计和PCB仿真功能于一体的高性能电路设计软件，其中，Allegro主要用于PCB电路设计。本项目基于Cadence SPB 16.6环境设计PCB，设计包含以下流程和内容：
（1）根据结构要素制定PCB板框，完成固定元件定位，确保产品可装配性;（2）根据信号与电源复杂程度进行PCB叠层结构设计;（3）根据特性阻抗的匹配需求设置高速信号线宽、线距，保证高速信号阻抗连续，避免反射;（4）信号分类和屏蔽设计;（5）电源平面层的分割;（6）BGA及各类信号走线设计;（7）SI、PI、EMI仿真分析;（8）导出PCB制造文件，制作样板;（9）电路功能测试，产品EMC测试。设计流程如图1所示。
3 智能多媒体路由器的设计流程
3.1 PCB层叠结构设计
在高速电路板的层叠设计中，需要综合考虑多层PCB板层数目、介质类型、叠层方案等因素，才能达到设计要求。本电路中包含2GB的DDR3，布线密度高，且射频信号与数字信号共存，需要选择多层板。综合考虑产品性能、稳定性和成本要求，本文的多媒体路由器采用6层板层叠设计。PCB板厚为1.6mm，表面铺铜为1oz，具有良好的散热性能，具体的叠层结构如图2所示：
在电路层叠结构设计中，TOP和BOTTOM层有最近距离的参考地平面，可以减小信号和电源回流面积，进而大大减小共模电流，减弱电磁辐射。因此，本设计中高速信号一般走线分布在TOP层和BOTTOM层，各层功能和信号走线做了分配如下：TOP层主要走线有PCIe、Tx网口、USB OTG、HDMI、以及DDR部分线;SIG_X信号层主要走普通信号线以及部分DDR走线;SIG_Y信号层主要走通用I/O接口线;BOTTOM层主要走线为USB差分线和MIPI视屏显示信号线;GND和PWR层则分别为地平面和电源分布层。
3.2 PCB布局
通过与合作企业沟通，确定企业对于电路板尺寸、特殊元件、接口位置的要求，再根据PCB布局的一般原则进行布局，布局情况如图3所示。
在本电路布局中遵循几点原则：（1）核心元件不要放在PCB边缘，并结合接口位置使之便于走线;（2）依据电路各个模块划分大致区域，以各个模块的核心元件为中心布局其他器件;（3）尽量使PCB上的元件均匀、紧凑和整齐排列，走线尽量短;（4）布局时充分考虑高速电路的PCB的信号完整性、电源完整性和电磁兼容性问题。
电路板的接口分布在电路板四周，左侧为以太网接口，下边依次为GPIO接口、USB3.0接口、HDMI高清视频接口、USB OTG接口，右边有一个SD卡槽，左上边有一个SATA接口。主芯片MT7623放置在TOP层，DDR芯片放在靠近主控的位置，这样便于对其数据线、地址线和控制信号线进行等长布线，终端匹配电阻和排阻靠近DDR芯片;电源管理芯片MT6323L尽量靠近主控;主控芯片为BGA封装，为便于焊接，在布局时为其周围留有一定的距离，约为4mm左右。去耦电容摆放在MT7623的背面，靠近电源引脚，且平均分配，而且MT7623的电源管脚和地管脚特别多，所以本系统采用封装为0402的电容。
3.3 电路布线
高速电路布线是整个PCB设计中要求高、技巧性强的部分，前面的规划和设计也是为了能够更好地完成电路布线，保证信号完整性要求。
3.3.1 差分信号布线
差分信号（Differential Signal）是信号的驱动端发送幅值相同、方向反相的两个信号。和普通信号相比，差分信号抗干扰能力强，能有效抑制EMI，且时序定位精确。由于差分信号频率一般较高，所以在走线过程中，要遵循几点原则：（1）差分线走线要尽量不要打折和打孔，走线过孔数目不多于2个;（2）每一对线在换层处需配一个GND过孔，用于回路通道;（3）差分信号对全程要求等长等距，等长要求放在首位，其次是等距和边距;（4）绕线统一用弧线;（5）差分信号均需要参考到GND层;（6）差分信号和其他带有电气属性的走线、铜箔、零件PIN脚的间距，需控制在4倍线宽以上，与过孔10mil间距以上，与其他高频信號，如CLK等，间距必须在50mil以上。
本设计中的差分对信号包括DDR源同步时钟、USB传输、HDMI时钟和数据、MIPI视频传输、PCIe时钟和数据收发、SATA数据收发等。前面已用Polar Si9000计算出了匹配阻抗对应的线宽线距等规则，接着在Allegro Constraint Manager中设置好差分对，再将匹配阻抗对应的规则赋予给差分对。
3.3.2 DDR等长布线设计
在本系统中，主控芯片与DDR芯片需要进行高速数据交换，时钟信号的频率非常高，为了满足DDR数据传输的时序要求，需要对DDR数据线进行等长处理，通常以蛇形线来增加信号线的走线长度。通过查阅MT7623N和DDR芯片K4B4G0846E-BYK0的数据手册，在信号线的终端采用终端并联电阻匹配方式，匹配阻值为33Ω的排阻，差分时钟线并联100Ω的电阻。
在本设计中对DDR进行等长走线的处理步骤如下：将并联匹配排阻和电阻放置于靠近DDR芯片附近;接着，在Allegro中打开“constraint manager”→“relative propagation delay”，为所有需要等长的信号线建立pin pair对，然后建立等长group，设置走线的误差范围;在本系统中，根据DDR的等长要求地址线DDR-AD、时钟线DDR-CLK、控制命令线DDR-CM、数据线组DDR-DQ0、DDR-DQ1、DDR-DQ2、DDR-DQ3;根据设置好的走线规则，通过蛇形走线来增加走线长度，以保证走线误差在要求误差范围之内。
3.3.3 电源层布线
本系统所有电源均分布在第5层电源层PWR，将电源层分割成5部分，分别为12V、1.15VIC、3.3VIC、5V，即LED屏幕背光供电电源、1.15芯片供电电源、3.3V芯片电源、5V电源。由于PWR层阻抗低，供电稳定，为了满足回流的需要，本设计在PWR层也分割了GND。
3.3.4 布线检查
电路布线设计全部完成后，通常对电路做如下检查之后再生成加工制造文件：DRC检查，检查PCB的布线是否符合设计规则;检查PCB是否还有未完成的走线，死铜是否已经全部删除，是否还有不满足要求的走线需要修改;检查电源和地线宽度是否符合电流要求;检查丝印是否均可见;检查定位点的位置是否正确。
参考文献
[1] 唐骏，孙园，陈丽安.高速PCB信号完整性分析与仿真[C].2008年全国电磁兼容学术会议（EMC"08），2008.
[2] 毕晓莹.高速PCB设计与信号完整性仿真分析[C].第七届全国印制电路学术年会论文集，2004.
[3] 傅骁慧.TMS320DM365视频电路板设计与信号完整性分析[D].杭州：浙江工业大学，2015.
PCB Design of Intelligent Multi-media Router Based on Cadence Allegro
XIONG Li-ping
（Dongguan Polytechnic， Dongguan Guangdong 523808）
Abstract：according to the development and application requirements of the intelligent multimedia router， this paper introduces a PCB design scheme of the circuit of the intelligent multimedia router， the intelligent multimedia router is mainly controlled by arm cortex-a7， with HDMI TX HD， Mipi DSI screen， pcie2.0， USB2.0 OTG， USB3.0， SATA， Gigabit network port and other interfaces. According to the theory of signal integrity， this design uses Cadence Allegro to provide PCB design process and skills of circuit board laminated structure design ， layout principle， wiring rules， high-speed signal routing， etc. after testing， the multimedia router meets the design requirements.
Key words：cadence allegro; multi-media router; high speed circuit; PCB
